高速LDPC譯碼器的設計及實現(xiàn).pdf_第1頁
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文檔簡介

1、分組碼和卷積碼是兩種廣泛應用于現(xiàn)代通信系統(tǒng)的信道編碼方式,其中線性分組碼是許多編碼方案的基礎。作為典型的線性分組碼,LDPC(Low Density Parity Check code,低密度奇偶校驗碼)是一種性能逼近 Shannon限的優(yōu)秀糾錯編/譯碼方案,具有極強的糾錯和檢錯能力。同時,基于LDPC的編/譯碼器能夠實現(xiàn)高吞吐率,在工程實踐中有很高的應用價值,因而始終是業(yè)界研究熱點之一。
　　論文結合實際工程需求,研究了線性分組

2、碼及IEEE802.16e協(xié)議中QC-LDPC(Quasi-Cyclic Low-Density Parity-Check)的編/譯碼原理,并引入雙向圖表示法。在對現(xiàn)有主流的多種LDPC譯碼算法進行研究分析后,搭建了包含編碼、加噪、量化及譯碼功能在內的LDPC仿真系統(tǒng),通過大量仿真對比了各種算法的性能指標,最終選擇歸一化最小和譯碼算法作為實現(xiàn)方案。
　　論文在利用仿真系統(tǒng)確定譯碼器各個參數(shù)指標的基礎上,基于Xilinx Kinte

3、x-7開發(fā)板對譯碼器進行了FPGA硬件實現(xiàn)。整個譯碼器內核包含校驗節(jié)點處理模塊、變量節(jié)點處理模塊及緩沖模塊等,為了提高時鐘利用率采用優(yōu)化譯碼算法的方式,以兩幀碼字為單位輸入,再按校驗矩陣行來分塊的部分并行結構同時更新96個校驗節(jié)點,并且在各模塊之間完全流水的結構,通過預設RAM讀寫地址等方式大大減少了譯碼拍數(shù)。采用各層之間相對移位的方式減少資源消耗,并且在譯碼器內核模塊前后各加入一個數(shù)據(jù)緩存模塊以保證輸入輸出數(shù)據(jù)的連續(xù)性。
　　仿

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