嵌入式環(huán)境下浮點矩陣乘法的FPGA加速關鍵技術研究.pdf

1、浮點矩陣乘法是數(shù)字信號處理的基礎算法，在通信、網(wǎng)絡、工控、醫(yī)療等領域有著廣泛的應用。隨著嵌入式系統(tǒng)在這些領域的深入應用，浮點矩陣乘法由于其計算復雜度高、處理效率低，通常成為提升嵌入式系統(tǒng)在這領域計算速度的瓶頸?，F(xiàn)場可編程邏輯陣列(Field Programmable Gate Array，F(xiàn)PGA)協(xié)處理器因其速度快、可編程、使用靈活等特點，而成為提升嵌入式系統(tǒng)的計算速度的一種有效方式，受到了國內(nèi)外研究者的廣泛關注。因此，研究嵌入式環(huán)境

2、下的浮點矩陣乘法FPGA加速有著非常重要的意義。
　　 本文針對三維熒光數(shù)學分離算法中浮點矩陣乘法的計算問題，在分析浮點矩陣乘法算法與FPGA硬件結構的基礎上，研究了一種基于并行結構的流水線浮點矩陣乘法器以及異構多處理器下的通信機制，以提高嵌入式環(huán)境下浮點矩陣乘法的FPGA計算性能，具體工作如下:
　　 針對矩陣乘法的核心計算單元乘法累加器，分析每個時鐘周期中乘法累加的計算過程，在浮點乘法器和加法器知識產(chǎn)權核的基礎上，提

3、出了一種流水線浮點乘法累加器結構。該結構中數(shù)據(jù)在經(jīng)過流水線乘法器和加法器之后，只需計算加法器的最后N級流水線結果之和即可得到所計算的累加和。此外，該結構使用靈活、適用性好，可根據(jù)實際需求調(diào)整流水線的級數(shù)以適應不同應用的性能需求。
　　 在上述乘法累加器的基礎上，本文研究設計了一種并行架構下的浮點矩陣乘法器，降低了計算復雜度，提升了計算速度。該矩陣乘法器可以配置兩個相乘矩陣的行列參數(shù)，并且可以根據(jù)實際的FPGA資源情況設置處理單元

4、的數(shù)目，而相鄰的處理單元之間沒有數(shù)據(jù)的交互，具有良好的擴展性。
　　 針對浮點矩陣乘法的FPGA協(xié)處理器與嵌入式CPU的通信問題，本文設計了基于串口UART和PCI-E總線的兩種通信結構。在PCI-E的通信結構中，將基于片上可編程系統(tǒng)結構的FPGA端設計與嵌入式上位機的驅(qū)動程序相結合，實現(xiàn)軟硬件系統(tǒng)的協(xié)同工作。
　　 本文基于Verilog硬件描述語言實現(xiàn)了浮點乘法累加器和矩陣乘法，并從仿真、綜合等方面對其性能進行了分析