組合式偽隨機數(shù)發(fā)生器的研究與設(shè)計.pdf_第1頁
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文檔簡介

1、偽隨機數(shù)發(fā)生器在計算機仿真和信息安全領(lǐng)域都有著廣泛的用途,偽隨機數(shù)序列的隨機性、不可預(yù)測性以及產(chǎn)生速率對應(yīng)用系統(tǒng)的效率和安全性具有重要價值。本文設(shè)計了一種基于超素數(shù)的組合式偽隨機數(shù)序列生成算法,并利用FPGA進行了硬件實現(xiàn)和性能測試。
　　論文對偽隨機序列的產(chǎn)生原理、現(xiàn)有方法以及相關(guān)統(tǒng)計檢驗方法和標準進行了深入研究和討論分析。所提出的組合式算法首先通過時鐘計數(shù)器得到隨機的初始種子和參數(shù),之后利用超素數(shù)發(fā)生器的特殊性質(zhì),得到出現(xiàn)概率

2、相同的“0”、“1”序列,再利用擾亂函數(shù)對“0”、“1”序列進行擾亂重新排序,最后使用SHA_1安全散列算法完成對數(shù)列的進一步發(fā)散,來增強序列的隨機性。本算法引入了不確定性和高速變換性因素,利用數(shù)據(jù)的奇偶性得到不規(guī)律的“0”、“1”序列,降低了生成數(shù)據(jù)之間的相關(guān)性,通過適時地改變發(fā)生器的相關(guān)參數(shù),提高了偽隨機序列的周期。
　　為了對所提出的偽隨機數(shù)發(fā)生器的速度和統(tǒng)計特性進行評估,利用VerilogHDL在FPGA上完成了算法的硬件

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