功率門(mén)控電路中若干關(guān)鍵技術(shù)研究.pdf

1、隨著CMOS工藝技術(shù)的不斷進(jìn)步,集成電路的集成度急劇增加,功能日益復(fù)雜,運(yùn)行速度持續(xù)提升。集成電路中的功耗問(wèn)題日益凸顯,它已成為設(shè)計(jì)過(guò)程中最重要的約束之一。器件閾值電壓的降低,使得漏電流呈指數(shù)倍的增長(zhǎng),導(dǎo)致靜態(tài)漏電功耗在總功耗中的比例越來(lái)越大,甚至超過(guò)了動(dòng)態(tài)功耗。特別是待機(jī)狀態(tài)時(shí)間較長(zhǎng)的手持式移動(dòng)設(shè)備,其靜態(tài)功耗直接影響供電系統(tǒng)的使用壽命。因此,研究靜態(tài)低功耗設(shè)計(jì)技術(shù),降低集成電路中的漏電流,對(duì)集成電路設(shè)計(jì)的發(fā)展具有十分重要的意義。

2、r>　　功率門(mén)控技術(shù)是一種廣泛應(yīng)用的靜態(tài)低功耗設(shè)計(jì)技術(shù),它可以有效的降低集成電路中的漏電功耗。然而,目前的功率門(mén)控技術(shù)在面積冗余、可靠性、漏電流節(jié)省效率以及數(shù)據(jù)保持等方面均存在一定的問(wèn)題。本文重點(diǎn)研究了功率門(mén)控技術(shù)的面積冗余、地反射效應(yīng)、漏電流節(jié)省效率和數(shù)據(jù)保持等方面的問(wèn)題。主要工作內(nèi)容包括:
　　(1)針對(duì)典型的分布式休眠晶體管網(wǎng)絡(luò)(Distributed Sleep Transistor Network,簡(jiǎn)稱(chēng) DSTN)功率門(mén)

3、控結(jié)構(gòu)中存在的面積冗余過(guò)大的問(wèn)題,在分析DSTN分簇結(jié)構(gòu)和電路線(xiàn)性模型的基礎(chǔ)上，提出了一種最大瞬時(shí)電流估算方法。該方法以標(biāo)準(zhǔn)單元輸出信號(hào)翻轉(zhuǎn)過(guò)程中發(fā)生的電流波形為基礎(chǔ),利用負(fù)載電容充放電電量與電流的關(guān)系和短路能耗與電流的關(guān)系,快速的估算出標(biāo)準(zhǔn)單元的最大瞬時(shí)電流;然后從電路的靜態(tài)時(shí)序分析報(bào)告中獲取標(biāo)準(zhǔn)單元的時(shí)序信息,結(jié)合單元的最大瞬時(shí)電流值,計(jì)算電路分簇的最大瞬時(shí)電流。這種方法避免使用SPICE仿真,能夠提高瞬時(shí)電流的計(jì)算速度。在獲得電路

4、最大瞬時(shí)電流信息后,本文提出將引入λ的啟發(fā)式算法和模擬退火算法應(yīng)用到尺寸優(yōu)化過(guò)程中,并與傳統(tǒng)的啟發(fā)式算法獲得的優(yōu)化結(jié)果進(jìn)行比較。優(yōu)化后的結(jié)果表明,休眠晶體管的面積冗余可降至1％以下。將尺寸優(yōu)化后的休眠晶體管插入電路中,經(jīng)SPICE仿真驗(yàn)證,電路完全滿(mǎn)足5%VDD的壓降約束。文中的休眠晶體管優(yōu)化設(shè)計(jì)流程可與集成電路Top-down設(shè)計(jì)流程緊密結(jié)合,可以有效的降低功率門(mén)控電路的面積冗余。
　　(2)針對(duì)功率門(mén)控電路開(kāi)啟過(guò)程中地反射效應(yīng)

5、造成的電壓波動(dòng)問(wèn)題,提出了一種快速有效的計(jì)算方法。該方法以邏輯綜合后的門(mén)級(jí)網(wǎng)表和輸入向量作為輸入,通過(guò)計(jì)算電路充電節(jié)點(diǎn)的對(duì)地總電容,有效估算地反射效應(yīng)電壓波動(dòng)的極值和周期,具有一定的理論和實(shí)際指導(dǎo)意義。在建立的模型基礎(chǔ)之上，本文采用輸入向量控制技術(shù)來(lái)降低被充電的電路內(nèi)部節(jié)點(diǎn)的電荷量,進(jìn)而降低地反射效應(yīng)電壓波動(dòng)的最大值,并用遺傳算法來(lái)求解最優(yōu)化的向量。SPICE仿真結(jié)果表明,本文中的方法可以有效的降低地反射效應(yīng)電壓波動(dòng)的極值,從而保證電路

6、的正常運(yùn)行。
　　(3)針對(duì)休眠晶體管其本身的漏電會(huì)降低漏電流節(jié)省效率的問(wèn)題,提出了一種將最優(yōu)襯底偏壓技術(shù)與功率門(mén)控技術(shù)相結(jié)合的方法,降低電路中的漏電功耗。利用納米級(jí)CMOS器件各部分漏電流隨著襯底偏置電壓相反的變化趨勢(shì),提出了一種最優(yōu)襯底偏壓Vop的探測(cè)方法。該方法通過(guò)比較關(guān)斷狀態(tài)下的兩PMOS復(fù)制管在不同襯底偏壓下的總體漏電流,找到使兩漏電流相等或接近的襯底偏置電壓作為最優(yōu)襯底偏壓Vop。器件在Vop作用下總體漏電流可以達(dá)到最

7、小值。兩個(gè)PMOS器件可以完全復(fù)制PMOS休眠晶體管的工作狀態(tài),因此探測(cè)到的Vop結(jié)果較為準(zhǔn)確。在不同的溫度和工藝條件下,探測(cè)電路均可探測(cè)到對(duì)應(yīng)的Vop。將Vop應(yīng)用于PMOS休眠晶體管上，其漏電流最多可以降低3個(gè)數(shù)量級(jí)。因此,文中將襯底偏置技術(shù)與功率門(mén)控技術(shù)相結(jié)合的方法,能夠有效降低休眠晶體管自身的漏電流,從而提升整體漏電流節(jié)省效率。
　　(4)針對(duì)功率門(mén)控電路在關(guān)斷后數(shù)據(jù)丟失的問(wèn)題,通過(guò)控制休眠晶體管柵極電壓的方法,使功率門(mén)控

8、電路實(shí)現(xiàn)數(shù)據(jù)保持的功能,并提出了一種電壓基準(zhǔn)電路用來(lái)產(chǎn)生偏置電壓。這種電壓基準(zhǔn)電路具備低電壓、低功耗的特點(diǎn),適用于功率門(mén)控電路數(shù)據(jù)保持結(jié)構(gòu)。文中還提出了一種帶有數(shù)據(jù)保持功能的堆棧式休眠晶體管結(jié)構(gòu),這種結(jié)構(gòu)在堆棧式休眠晶體管的基礎(chǔ)上，加入了數(shù)據(jù)保持晶體管,使功率門(mén)控電路除了可以處于正常工作和關(guān)斷狀態(tài)之外,還可以工作在數(shù)據(jù)保持狀態(tài),在內(nèi)部節(jié)點(diǎn)的信息不丟失的同時(shí)降低待機(jī)時(shí)的漏電流。這種結(jié)構(gòu)雖然增加了休眠晶體管的面積冗余,但是在電路完全關(guān)斷的狀