片上多處理器體系結(jié)構(gòu)中Cache一致性模型研究.pdf

1、現(xiàn)代的片上多處理器大都采用共享存儲(chǔ)結(jié)構(gòu)，每個(gè)處理器核都擁有自己的私有緩存，這就需要高速緩存一致性模型來(lái)管理共享數(shù)據(jù)。早期的緩存一致性模型多用于板級(jí)多處理器系統(tǒng)中，對(duì)于片上多處理器結(jié)構(gòu)而言，實(shí)現(xiàn)緩存一致性模型的技術(shù)參數(shù)及約束條件都發(fā)生了變化，從而帶來(lái)了許多新的研究問(wèn)題。由其是通過(guò)擴(kuò)展高速緩存一致性模型實(shí)現(xiàn)硬件事務(wù)存儲(chǔ)和推測(cè)多線程機(jī)制，為大幅度降低共享存儲(chǔ)并行編程的復(fù)雜性帶來(lái)了新的機(jī)遇。因此，圍繞著高速緩存一致性模型的功能擴(kuò)展、性能優(yōu)化以及

2、提高可擴(kuò)展性等方面的工作仍然是工業(yè)界和學(xué)術(shù)界共同關(guān)注的熱點(diǎn)研究問(wèn)題。
　　 本文主要從高速緩存一致性模型的功能擴(kuò)展和性能優(yōu)化兩個(gè)方面開(kāi)展研究工作，通過(guò)發(fā)掘高速緩存一致性模型在功能及性能兩方面的潛在優(yōu)勢(shì)，來(lái)達(dá)到對(duì)多核處理器芯片上晶體管資源的充分利用，并在保證片上多處理器模型擴(kuò)展性的基礎(chǔ)上，提升整個(gè)系統(tǒng)的性能，以適應(yīng)未來(lái)多核及眾核體系結(jié)構(gòu)對(duì)高速緩存一致性模型的需要。本文研究工作的主要內(nèi)容和成果如下。
　　 本文工作的第一部分

3、是研究高速緩存一致性協(xié)議功能擴(kuò)展模型。通過(guò)擴(kuò)展高速緩存一致性協(xié)議的功能，實(shí)現(xiàn)對(duì)硬件事務(wù)存儲(chǔ)機(jī)制及推測(cè)多線程機(jī)制混合模型的高效支持。硬件事務(wù)存儲(chǔ)機(jī)制及推測(cè)多線程機(jī)制都可以采用高速緩存一致性模型的功能擴(kuò)展來(lái)實(shí)現(xiàn)，且二者對(duì)硬件的需求類似，因此可以提供對(duì)二者的統(tǒng)一硬件支持。但是針對(duì)單個(gè)芯片中有限的硬件資源及功耗的限制，及應(yīng)用程序?qū)ψ陨硇阅苋找嬖鲩L(zhǎng)的需求，如何能實(shí)現(xiàn)一個(gè)高效的功能擴(kuò)展模型，仍是一個(gè)重要的問(wèn)題。針對(duì)此問(wèn)題，本文在事務(wù)存儲(chǔ)及推測(cè)多線程

4、兩種機(jī)制的統(tǒng)一高效硬件支持方面展開(kāi)了深入的研究，其主要研究成果包括:
　　 (1)提出了一個(gè)新的基于高速緩存一致性模型的功能擴(kuò)展模型TT-Dir，此擴(kuò)展模型可以同時(shí)支持事務(wù)存儲(chǔ)及推測(cè)多線程兩種機(jī)制;
　　 (2)為TT-Dir模型引入了快速回退機(jī)制，在保證原始事務(wù)及推測(cè)線程提交速度的前提下，實(shí)現(xiàn)了對(duì)粒度較小的事務(wù)及推測(cè)線程的快速回退;
　　 (3)為TT-Dir模型引入了沖突容忍機(jī)制，實(shí)現(xiàn)了對(duì)并發(fā)推測(cè)線程之間寫后

5、讀及寫后寫型二義性沖突的容忍，減少了并發(fā)推測(cè)線程間的沖突數(shù)量;并針對(duì)事務(wù)存儲(chǔ)模型引入了動(dòng)態(tài)定序機(jī)制，使上述沖突容忍機(jī)制也能適用于事務(wù)存儲(chǔ)模型中。對(duì)模型的評(píng)測(cè)結(jié)果表明，TT-Dir模型可以在滿足較小硬件需求及功耗的基礎(chǔ)上，有效提升上述兩種機(jī)制自身的性能。
　　 本文工作的第二部分是研究高速緩存一致性協(xié)議優(yōu)化模型，包括性能優(yōu)化和可擴(kuò)展性優(yōu)化兩個(gè)方面?，F(xiàn)代應(yīng)用程序?qū)π阅芗巴掏侣实男枨笤絹?lái)越高，因此需要片上高速緩存一致性模型不斷提升其性

6、能，以滿足上層應(yīng)用的需求;且隨著片上處理器核數(shù)越來(lái)越多，片上高速緩存一致性模型需要提供良好的擴(kuò)展性，以滿足未來(lái)多核及眾核體系結(jié)構(gòu)發(fā)展的需要;此外，單個(gè)芯片上有限的硬件資源及功耗約束又為高速緩存一致性模型的擴(kuò)展性引入了新的難點(diǎn)。為了對(duì)高速緩存一致性模型的性能及擴(kuò)展性影響因素進(jìn)行詳細(xì)的分析，本文首先將高速緩存一致性模型的實(shí)現(xiàn)分為網(wǎng)絡(luò)層及行為層兩個(gè)方面，并從這兩個(gè)方面分別進(jìn)行了深入研究，主要研究成果包括:
　　 (1)在網(wǎng)絡(luò)層方面，本

7、文首先對(duì)片上網(wǎng)絡(luò)中影響高速緩存一致性模型性能的因素進(jìn)行了分析，根據(jù)分析結(jié)果提出了基于階段優(yōu)先級(jí)的一致性模型PPB，PPB模型引入了“階段性”消息的概念，使不同階段的消息具有不同的優(yōu)先級(jí);隨后本文還給出了此PPB模型的具體實(shí)現(xiàn)機(jī)制，這其中包括一致性消息優(yōu)先級(jí)的設(shè)置及相應(yīng)片上網(wǎng)絡(luò)中的仲裁機(jī)制;
　　 (2)在行為層方面，本文針對(duì)目錄一致性模型的性能及硬件需求兩個(gè)方面進(jìn)行了優(yōu)化，提出了一個(gè)基于本地目錄機(jī)制的高速緩存一致性模型Loc-D

8、ir。首先，此Loc-Dir模型采用了本地目錄模型來(lái)降低一致性模型實(shí)現(xiàn)的硬件需求，即保證了一致性模型的擴(kuò)展性;其次Loc-Dir模型引入了預(yù)測(cè)機(jī)制來(lái)降低目錄一致性模型中的間接數(shù)據(jù)傳輸延遲，在預(yù)測(cè)器的實(shí)現(xiàn)中，本文提出了基于通信模式的預(yù)測(cè)器來(lái)擴(kuò)展可預(yù)測(cè)地址的范圍;最后，本文還提出了針對(duì)應(yīng)用程序中通信模式的優(yōu)化策略，并提出了對(duì)本地私有緩存的替換策略的修改方案，以使其適應(yīng)上述Loc-Dir的預(yù)測(cè)機(jī)制。
　　 本文的研究工作獲得了如下一些

9、重要的認(rèn)識(shí):
　　 (1)片上高速緩存一致性模型可以高效地應(yīng)用于并行編程模型，以簡(jiǎn)化并行編程模型對(duì)共享數(shù)據(jù)的管理;
　　 (2)片上網(wǎng)絡(luò)與高速緩存一致性模型之間相互依賴且相互制約，一致性模型產(chǎn)生的一致性消息直接影響了片上網(wǎng)絡(luò)的負(fù)載量，而一致性消息在片上網(wǎng)絡(luò)中的傳輸也影響了一致性模型自身的性能，所以，建立起一致性模型與片上網(wǎng)絡(luò)的接口，以實(shí)現(xiàn)對(duì)二者的協(xié)同管理，是提升整個(gè)系統(tǒng)性能的關(guān)鍵;
　　 (3)對(duì)于目錄一致性模型