高速實時大容量數(shù)據(jù)采集系統(tǒng)的設計與實現(xiàn).pdf

1、隨著信息技術的發(fā)展，通訊、雷達等領域對高速、大容量數(shù)據(jù)實時采集提出了更高的要求。在實際測試領域應用中，有一些數(shù)據(jù)采集過程要求有長時間、大批量的數(shù)據(jù)吞吐能力，要求數(shù)據(jù)能夠實時采集并存儲。與傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)相比，本設計實現(xiàn)的高速大容量數(shù)據(jù)采集系統(tǒng)，不需要CPU指令控制，而是基于FPGA的全硬件操作，因此可以連續(xù)不間斷地高速實時地采集、存儲一定容量的數(shù)據(jù)，而不受總線帶寬和其它應用程序運行的影響，具有高可靠性。
　　 本論文的主要研究

2、工作如下：
　　 1.對發(fā)展高速數(shù)據(jù)采集系統(tǒng)的必要性和重大意義進行了研究，分析了國內(nèi)外高速數(shù)據(jù)采集系統(tǒng)研究現(xiàn)狀，針對本系統(tǒng)的性能指標和數(shù)據(jù)跨時鐘域傳輸、SDRAM控制時序復雜等設計難點，提出了FPGA控制系統(tǒng)時序的設計方案。
　　 2.分析了DPRAM和SDRAM的工作原理。由于本設計要求較高的時鐘頻率及豐富的邏輯資源，選用了Xilinx公司的Virtex-4系列FPGA芯片。設計了FPGA控制實現(xiàn)DPRAM緩存、FPG

3、A和DSP分時控制SDRAM讀寫的硬件結構，滿足了大容量高速連續(xù)數(shù)據(jù)流不間斷存儲的要求。
　　 3.根據(jù)系統(tǒng)設計方案，利用帶通采樣定理計算采樣頻率；設計了SDRAM控制器的狀態(tài)轉移過程；采用VHDL語言和原理圖結合的混合設計輸入法，實現(xiàn)了SDRAM控制器，兩個DPRAM及其控制器，以及與DSP之間的接口的模塊設計，給出了主要模塊的VHDL代碼、邏輯原理圖及Modelsim仿真波形圖。
　　 4.本課題通過對高速實時大容量