基于FPGA的全局時鐘分配和TDC模塊研究.pdf_第1頁
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文檔簡介

1、對于很多先進的電子系統(tǒng)，它們的性能和系統(tǒng)的時間分辨率以及作用于系統(tǒng)的全局時鐘信號有很大的關系。獲得一個較高的時間分辨率以及一個高精確度和高穩(wěn)定性的全局時鐘信號可以提高電子系統(tǒng)的性能。全數(shù)字化PET系統(tǒng)的成像質量就與時間分辨率有很大的關系。把由時間數(shù)字轉換器(TDC)得到的每次采樣時間送入后端緩存和作為處理單元的FPGA中進行分析和處理，可以得到光電倍增管(PMT)的脈沖的時間信息。通過對常用的時間間隔測量方法進行總結，在其基礎上結合FP

2、GA的內部結構，對在FPGA中實現(xiàn)高分辨率TDC的可能性進行了分析和驗證。
　　 本研究利用FPGA的進位鏈作為延時單元，通過仿真驗證了可以在FPGA中連接多條進位連線做為延時線，實現(xiàn)高分辨率時間測量。同時，全數(shù)字化PET系統(tǒng)和其它一些電子系統(tǒng)一樣需要一個全局時鐘信號分配模塊使得能夠對在TDC中進行處理的多路數(shù)據(jù)有一個時間基準。為了達到這個目的，使用FPGA和AD9516-4芯片設計了一種全局時鐘信號分布模塊。針對全局時鐘信號分

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