對Catapult SL Synthesis綜合工具的研究——一種用于FPGA開發(fā)的算法綜合工具.pdf_第1頁
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文檔簡介

1、FPGA的集成度越來越高,內部資源越來越豐富,可實現的功能也越來越多,開發(fā)難度越來越大。使用傳統(tǒng)的FPGA開發(fā)流程,需要專門的設計人員把C/C++語言等高級語言建模的算法使用硬件描述語言進行RTL級建模,由于硬件描述語言和高級語言在對同一算法的實現上有比較大的差別,因此RTL級代碼設計人員一旦對算法的理解不完全正確,就可能導致算法無法正確實現。另外RTL代碼調試也需要較長的時間。上述因素導致開發(fā)難度增加,開發(fā)周期加長。因此需要一種效率更

2、高的開發(fā)流程實現日趨復雜的FPGA項目的開發(fā)。
　　 Mentor公司的C語言算法綜合器——Catapult SL Synthesis可以把非定時的C/C++算法綜合成RTL級網表,從而省去了設計者編寫RTL級代碼和調試代碼的時間,提高了FPGA開發(fā)的效率。
　　 本文對Mentor Graphics公司的Catapult SL Synthesis做了詳細的介紹和研究,并通過分別使用傳統(tǒng)的FPGA開發(fā)流程和使用Catap

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