面向網絡處理器的非搶占式硬件多線程技術研究.pdf

1、隨著微電子技術的發(fā)展和集成電路制造工藝的進步,網絡處理器體系結構的設計研究正朝著片上多核系統(tǒng)集成方向發(fā)展。并行多線程結構的可編程數(shù)據(jù)處理單元由于其處理效率高以及功耗低等優(yōu)點已成為網絡處理器數(shù)據(jù)通道處理的研究熱點。
　　 本論文重點研究了用于多線程處理器結構的低開銷硬件多線程技術。通過采用由指令觸發(fā)的顯式硬件線程觸發(fā)方式,實現(xiàn)了硬件線程切換的非搶占性,提高了處理器的硬件線程觸發(fā)效率；利用基于信號喚醒機制的非搶占式多線程技術,使得每

2、個線程切換的開銷能夠最小降低到零開銷,并且最大限度提高每個線程的執(zhí)行效率。線程喚醒采用了線程輪轉優(yōu)先級與信號喚醒機制相結合的方式,使得線程被喚醒的時延達到最小。
　　 本論文設計的硬件多線程處理器是在一個標準的5級流水線RISC處理器基礎上進行改進得到,通過在標準RISC處理器上添加線程切換主模塊以及相關的狀態(tài)和數(shù)據(jù)保存寄存器進行實現(xiàn),提高了處理器的數(shù)據(jù)處理效率。整個設計采用Verilog硬件描述語言進行實現(xiàn),并在FPGA平臺上