SOC測(cè)試訪問(wèn)機(jī)制與測(cè)試調(diào)度的研究與設(shè)計(jì).pdf_第1頁(yè)
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1、隨著集成電路工藝的發(fā)展，以IP(Intellectual Proprty)核復(fù)用技術(shù)為支撐的片上系統(tǒng)SOC(System-On-Chip)技術(shù)正得到飛速發(fā)展。SOC測(cè)試就成為了其應(yīng)用的主要的瓶頸。本文從SOC可測(cè)試性設(shè)計(jì)出發(fā)，針對(duì)多核SOC的基本測(cè)試結(jié)構(gòu)，即從測(cè)試外殼，測(cè)試訪問(wèn)機(jī)制設(shè)計(jì)以及測(cè)試調(diào)度問(wèn)題三個(gè)方面進(jìn)行分析和研究。當(dāng)IP口核被集成到SOC芯片后，原有可測(cè)的端口失去了原本的可控性和可觀測(cè)性而無(wú)法進(jìn)行測(cè)試，必須為嵌入到SOC中的I

2、P核提供相應(yīng)的測(cè)試訪問(wèn)路徑。測(cè)試訪問(wèn)機(jī)制就是在測(cè)試源與測(cè)試沉之間提供這樣的路徑；IEEFstd1500配置的測(cè)試外殼為嵌入式IP核與測(cè)試訪問(wèn)機(jī)制之間建立了交互界面，它可提供多種操作模式；測(cè)試調(diào)度則決定了SOC中每個(gè)IP核的測(cè)試順序及需要使用的測(cè)試資源SOC芯片的測(cè)試時(shí)間最小化。
　　 本文介紹了IEEEstd1500的測(cè)試外殼結(jié)構(gòu)的實(shí)現(xiàn)過(guò)程。由于系統(tǒng)芯片的不同測(cè)試訪問(wèn)機(jī)制也有所不同，文中對(duì)各種測(cè)試訪問(wèn)機(jī)制和測(cè)試調(diào)度的優(yōu)缺點(diǎn)進(jìn)行了

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