基于FPGA的高速實(shí)時信號處理技術(shù)研究.pdf_第1頁
已閱讀1頁，還剩59頁未讀， 繼續(xù)免費(fèi)閱讀

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請進(jìn)行舉報或認(rèn)領(lǐng)

文檔簡介

1、在現(xiàn)代電子戰(zhàn)中,數(shù)字化技術(shù)在電子戰(zhàn)(EW)接收機(jī)中得到廣泛的應(yīng)用。EW接收機(jī)覆蓋了比較寬的瞬時帶寬,信號處理機(jī)要實(shí)現(xiàn)對信號的實(shí)時處理,必須用高速ADC完成模擬信號的數(shù)字化。目前數(shù)字電路的工作速度還不能與高速ADC速度相匹配,研究高速實(shí)時信號處理算法及其工程實(shí)現(xiàn)方法顯得十分重要。為了大幅度地提高數(shù)字信號處理的速度,采用硬件實(shí)現(xiàn)信號處理算法已經(jīng)成為必然趨勢。本論文基于大規(guī)模FPGA的硬件平臺實(shí)現(xiàn)數(shù)字信號處理算法,從而大幅度地提高信號處理機(jī)的

2、處理速度,使得中頻信號的實(shí)時處理成為現(xiàn)實(shí)。本論文主要進(jìn)行以下兩方面的工作:1)研究高性能FFT處理器的FPGA實(shí)現(xiàn)。FFT是電子戰(zhàn)接收機(jī)信號處理的關(guān)鍵算法之一,在數(shù)字EW接收機(jī)中有著廣泛的應(yīng)用前景。提高FFT處理速度的主要途徑是采用流水線結(jié)構(gòu)和并行運(yùn)算。本論文基于這種思路,采用級聯(lián)結(jié)構(gòu)提高FFT的流水性能,采用并行的基-4蝶形運(yùn)算單元提高處理速度,設(shè)計了一種1024點(diǎn)的高性能基-4FFT處理器。在系統(tǒng)時鐘為100MHz時,完成1024點(diǎn)

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論