高速時鐘恢復電路的ASIC研究與設計.pdf_第1頁
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文檔簡介

1、隨著信息產(chǎn)業(yè)的不斷發(fā)展,人們需要高速、寬帶的互連互通來交互信息。為了適應這種趨勢,光纖通信正在逐漸取代傳統(tǒng)的電纜通信。時鐘恢復電路(CRC)是光纖通信和許多類似數(shù)字通信系統(tǒng)中不可缺少的關鍵電路。近年來,隨著光纖標準向STM-16(2.5Gb/s)和STM-64(10Gb/s)級別的提升。系統(tǒng)對芯片速度提出了更高的要求,而CRC正是速度提升的主要瓶頸。因此,對STM-16(2.5G/s)速率的時鐘恢復電路的設計具有重要的意義。
　　

2、本論文的主要目標是,采用標準0.18-μmCMOS工藝,分析、研究并實現(xiàn)符合STM-16(2.488Gb/s)級別的時鐘恢復電路。本論文采用了鎖相環(huán)結構,從NRZ數(shù)據(jù)中得到時鐘信號。根據(jù)已有的研究成果,對高速寬帶時鐘恢復電路進行拓展研究,提出了一種雙支路無切換結構的時鐘恢復電路。系統(tǒng)由一個Hogge鑒相器,一個鑒頻鑒相器,一個二階無源濾波器,兩個采用Current Steering Switch技術的單端電荷泵和一個3級環(huán)形振蕩器構成。

3、
　　本論文給出了時鐘恢復電路的基本原理以及采用PLL型時鐘恢復電路的完整的電路設計和版圖設計,并基于0.18-μmCMOS工藝用Cadance Spectre仿真軟件對電路進行了模擬。模擬結果顯示其VCO自由振蕩頻率為2.5GHz,在1.8V電源電壓下的功耗為23.8mW,鎖定時間為1.6μs,輸出時鐘的單端峰峰電壓為1.8V,相位抖動峰峰值為20ps,頻率鎖定范圍為1.9GHz。結果表明采用該方案實現(xiàn)的時鐘恢復電路功能正確,達

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