RISC處理器指令Cache設計及其優(yōu)化.pdf_第1頁
已閱讀1頁，還剩68頁未讀， 繼續(xù)免費閱讀

下載本文檔

版權說明：本文檔由用戶提供并上傳，收益歸屬內容提供方，若內容存在侵權，請進行舉報或認領

文檔簡介

1、隨著信息技術的發(fā)展,為了滿足高速信息處理和復雜智能控制的要求,以微處理器為控制核心的電路系統應用日益廣泛.微處理器體系結構方面的研究和設計,可以推動中國集成電路的發(fā)展,滿足信息產業(yè)發(fā)展的要求.該論文的研究內容是西北工業(yè)大學航空微電子中心所承擔的十五預研項目之一"新一代戰(zhàn)斗機用32位微處理器(龍騰R1)設計技術研究"的一部分."龍騰R1"微處理器系統由定點執(zhí)行單元、浮點單元、存儲子系統單元(指令Cache、存儲管理單元)和總線接口單元四部

2、分組成,以流水和超標量方式執(zhí)行指令.該論文完成存儲子系統單元的設計與實現、"龍騰R1"系統的集成、存儲子系統單元的驗證以及在"龍騰R1"存儲子系統基礎上進行了TraceCache的研究,其中重點討論存儲子系統的設計與實現.該課題組設計的"龍騰R1"微處理器芯片,指令系統與Motorola公司的PowerPc603e兼容,體系結構自主設計.整個芯片基于TSMC 0.25u lP5M CMOS標準單元庫和宏單元實現,現已生產出樣片并通過測試

3、.芯片內核電壓為2.5V,I/O電壓為3.3V,內部頻率66MHz,芯片面積<25mm2,晶體管數336萬,平均功耗為1.7W(66MHz),封裝形式為240-pinCQFP,采用全路徑掃描.該論文的研究工作包括:系統地開展了有關32位RISC處理器中存儲子系統的研究和設計.按照功能將存儲子系統劃分了不同模塊,然后按照自頂向下的設計思想進行了存儲子系統的設計與實現.所設計的存儲子系統主要分為指令存儲管理單元、數據存儲管理單元和指令Cac

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯系上傳者。文件的所有權益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網頁內容里面會有圖紙預覽，若沒有圖紙預覽就沒有圖紙。
  • 4. 未經權益所有人同意不得將文件中的內容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫僅提供信息存儲空間，僅對用戶上傳內容的表現方式做保護處理，對用戶上傳分享的文檔內容本身不做任何修改或編輯，并不能對任何下載內容負責。
  • 6. 下載文件中如有侵權或不適當內容，請與我們聯系，我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論