基于adiabatic電路的低功耗加法器設計.pdf

1、近幾年里,電路的功耗逐漸地成為VLSI系統(tǒng)設計考慮的關鍵因素,尤其是隨著便攜式電池供電系統(tǒng)的廣泛應用,功耗的重要性日益顯著,并已經成為繼工作頻率和芯片面積之后,又一個限制電路性能和成本的關鍵因素.這為集成電路的設計增加了一個新的設計考慮,從而增加了集成電路設計的復雜性.目前已經涌現(xiàn)出很多降低電路功耗的設計技術,其中adiabatic技術是眾多低功耗設計技術中比較新穎的一種,具有較好的發(fā)展優(yōu)勢和潛力.該文分析了adiabatic電路的功耗

2、模型和傳統(tǒng)CMOS電路的功耗模型,從理論上闡明adiabatic電路在降低功耗方面的優(yōu)越性.針對目前adiabatic電路設計技術,總結了adiabatic電路主要的一些電路形式,重點對單相時鐘adiabatic電路做了深入的分析.在前人成果的基礎上,對adiabatic電路進行進一步的研究,從電路級的設計層面上對adiabatic電路進行改進,提出了改進后的電路結構,包括改進的單相時鐘adiabatic電路和可控制單相時鐘adiaba

3、tic電路.后者實現(xiàn)了對電路功耗的控制,進一步拉加了adiabatic電路的優(yōu)越性.最后通過一個8bits超前進位加法器的設計,從系統(tǒng)角度對改進adiabatic電路進行模擬驗證.模擬采用的工藝條件是TSMC的0.35μm工藝,模擬結果證明基于改進adiabatic電路的加法器在性能上有了很大的提高,降低了功耗,提高了工作頻率.由于CMOS電路是目前數(shù)字電路設計的主流,相應的有很多比較成熟的低功耗設計技術.所以論文自始至終都將adiab