基于PowerPC片上高速緩存的設計.pdf_第1頁
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文檔簡介

1、本文重點研究了Power PC體系下片上高速緩存的設計方法，本文首先介紹了本款Cache模塊的設計思路，在滿足CPU速度要求的基礎上，提出了該款Cache的設計方案，該款Cache選擇組相聯(lián)的映射方式，使用物理尋址，采用偽LRU的替換方法來提高命中率。其次，為了減少CPU的等待時間，本文提出了硬件預取技術、關鍵雙字技術以及非阻塞技術這3種方法。在此基礎上，在設計Cache的關鍵電路時，本文采用一些新技術來提高電路的性能。如本文提出一種自

2、定時電路來控制字線的關斷，與過去通過反相器鏈的方法相比，該技術可以自動跟蹤位線延遲來對字線進行控制，因此可以消除連線延時、工藝以及環(huán)境條件的變化，大大節(jié)省了復雜度，并且速度也相對較快，整個字線關斷過程只用了0.26ns。為了減少門輸入的串聯(lián)電阻和延遲以及復雜度，本文采用分級的方法來設計譯碼電路。并利用差分鎖存型結構提高了靈敏放大器的讀出速度，使整個放大的過程提高到0.23ns。最后運用NC-Verilog對整個Cache做了功能仿真工作

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