多模數(shù)字視頻解碼SOC芯片設(shè)計及研究.pdf

1、隨著數(shù)字技術(shù)的發(fā)展，世界視頻設(shè)備市場已經(jīng)進入從模擬設(shè)備向數(shù)字設(shè)備的轉(zhuǎn)型期。這個為期十年的歷史性轉(zhuǎn)折將引發(fā)巨大的市場需求。中國預(yù)計于2015年停止模擬電視廣播，現(xiàn)有的3.2億臺模擬電視接收機都要完成數(shù)字化改造：或加裝數(shù)字機頂盒、或置換為數(shù)字電視接收機。數(shù)字視頻解碼芯片是數(shù)字電視等視聽設(shè)備的核心器件，目前絕大多數(shù)仍依賴國外進口。同時AVS和H.264等高級視頻編碼標(biāo)準(zhǔn)采用了大量最新的視頻編碼技術(shù)，獲得了很好的效果，但是其壓縮效率的提高也是以

2、壓縮算法復(fù)雜度的提高為代價的，其解碼復(fù)雜度大約是MPEG-2的2—3倍，這造成了單純用軟件解碼難以達到很高的性能，特別是對于實時應(yīng)用，對于高清晰度視頻不能實現(xiàn)實時解碼，這樣就需要硬件加速或者設(shè)計專門的硬件解碼電路。而且專門的硬件解碼電路使得視頻節(jié)目不僅能在計算機上解碼，還能在數(shù)字電視、DVD機等設(shè)備上播放，其應(yīng)用范圍非常廣泛。 本文在研究了AVS和H.264視頻編碼標(biāo)準(zhǔn)和數(shù)字視頻解碼芯片系統(tǒng)結(jié)構(gòu)的基礎(chǔ)上，設(shè)計了同時支持AVS和H

3、.264的高清解碼SOC芯片，能夠?qū)VS Level 4.0/6.0和H.264Main Profile Level4.0的高清晰度視頻碼流實時解碼。本文針對以下幾個問題作了詳細(xì)研究，并提出了有效的解決方案： ●視頻解碼SOC結(jié)構(gòu)設(shè)計 本文分析了視頻解碼的計算復(fù)雜度，進行了合理可行的軟硬件劃分，并在比較不同方案的基礎(chǔ)上，進行了合理的硬件模塊劃分。在此基礎(chǔ)上，本文進一步提出了一種數(shù)據(jù)驅(qū)動的控制技術(shù)，并與傳統(tǒng)的流水線控制

4、技術(shù)進行了性能比較，證明了數(shù)據(jù)驅(qū)動控制技術(shù)比流水線控制技術(shù)的性能更優(yōu)越。對于硬件模塊中的緩存容量設(shè)計，本文針對數(shù)據(jù)驅(qū)動控制技術(shù)，提出了緩存設(shè)計的約束條件，給出了三種設(shè)計方法并比較了其間的異同。實驗結(jié)果表明，采用本文提出的數(shù)據(jù)驅(qū)動控制技術(shù)，解碼性能比傳統(tǒng)的流水線技術(shù)要提高18.60％，采用優(yōu)化的緩存設(shè)計算法，緩存容量節(jié)省了57.50％。 ● 高效低成本的存儲系統(tǒng)設(shè)計 本文分析了AVS和H.264解碼器對存儲系統(tǒng)帶寬和

5、響應(yīng)速度的要求，針對DDRSDRAM延遲長、多Bank的特點，設(shè)計了一套高效的多體交錯式DDR SDRAM控制方案和相應(yīng)的地址映射方式。該地址映射方式可減少色度分量對帶寬要求的一半，并且將存取請求均勻交錯地分布到4個Bank中。通過多體交錯式存取，本文設(shè)計的DDRSDRAM控制器在存取數(shù)據(jù)長度為l或2個字時，帶寬利用率分別為36.36％和72.73％，存取數(shù)據(jù)長度為4個字時，帶寬利用率可達到100％，滿足了高清實時解碼的要求。為了減少對

6、存儲系統(tǒng)的性能要求，本文分析了片內(nèi)緩存對存儲帶寬的影響，通過實驗檢驗了各種參數(shù)對片內(nèi)緩存效果的影響，并給出了有效的片內(nèi)緩存設(shè)計方案，可節(jié)省50％以上的參考幀數(shù)據(jù)讀取。 ●并行、流水線技術(shù)以及支持多標(biāo)準(zhǔn)的復(fù)用技術(shù) 本文分析了并行技術(shù)在視頻解碼SOC芯片設(shè)計上的應(yīng)用，并給出了在多標(biāo)準(zhǔn)支持上不同級別復(fù)用技術(shù)的應(yīng)用。以IDCT為例，本文具體分析了各種硬件設(shè)計技術(shù)對解碼性能和資源需求的影響，并給出了一個緊湊高效并且同時支持AVS和

7、H.264的IDCT實現(xiàn)方案，可在20個周期內(nèi)完成AVS一個8x8塊或H.264兩個4x4塊的IDCT，提高了解碼速度，實現(xiàn)了所有運算部件和寄存器的復(fù)用，達到了資源利用的最大化。綜合結(jié)果表明，可比分別實現(xiàn)AVS和H.264 IDCT節(jié)省資源近30％。 我們用Verilog}Ⅱ)L語言實現(xiàn)了該設(shè)計，已在FPGA上通過了驗證，并計劃進行ⅧW流片。本文提出的技術(shù)已申請多項專利，研制的視頻解碼II)Com也已進入商業(yè)應(yīng)用，并且向全社會開