OSDR5000高速數據處理系統的信號完整性設計.pdf

1、當今電子系統正向高速化和小型化方向飛速發(fā)展。如何在縮小電子系統體積的同時，提高系統的速度成為擺在設計者面前的一個重要課題。在高速PCB設計中，系統規(guī)模越來越大，I/O數越來越多，單板互聯密度不斷加大，時鐘速率越來越高，信號邊緣速率越來越快，導致高速電路中的反射、串擾、傳輸延遲、地/電層噪聲等信號完整性問題變得越來越突出。而在已有的PCB上發(fā)現和分析這些問題是一件非常困難的事情，即使找到了問題對于一個已完成的PCB要實施有效的解決辦法也必

2、須花費大量的時間和費用。相比之下，如果在設計初期和設計過程中就考慮這些方面的影響，解決同樣的問題所花費的時間和費用要少的多，甚至能避免產生這樣的問題。因此，迫切需要尋找一種方法，使得能夠在物理設計完成之前查找、發(fā)現并在電路設計過程中消除或減小這些問題的影響。采用信號完整性仿真方法及相關技術，可在PCB設計前期進行信號規(guī)則的分析(如時序和關鍵信號的分析)，然后將分析所得的電氣規(guī)則輸入布線工具進行具體布線設計，這樣即可在設計過程中保證信號質

3、量，又可解放人力，提高設計效率，滿足市場要求，而這也正是現今國際領先的PCB設計方法和流程，脫離了信號完整性仿真分析就無法做到這點。將信號完整性仿真分析融入到產品開發(fā)，尤其是高速PCB設計當中，最終為產品設計提供優(yōu)化的解決方案，已經成為產品設計成功的關鍵步驟。Cadence Allegro PCB SI是一個功能非常實用的高速電路設計及信號完整性仿真設計與分析的工具，它提供了強勁的仿真功能，并且建模方式十分簡明，運用十分方便。利用這個仿

4、真軟件能夠根據疊層的排序，PCB的介電常數，介質的厚度，信號層所處的位置以及線寬等等來判斷某一PCB線條是否屬于微帶線，帶狀線，寬帶耦合帶狀線，并且根據不同的計算公式自動計算出信號線的阻抗以及信號的反射、串繞、電磁干擾等等，從而可以對布線進行約束以保證PCB的信號完整性。 本文介紹了電磁兼容、信號完整性以及Cadence軟件的一些基本概念，并結合實際設計經驗，詳盡闡述了OSDR5000高速數據處理系統電路中典型的信號完整性問題，