0.18μmcmos超高速并行vcsel驅動器陣列設計與實現

1、DESIGNANDIMPLEMENTATIoNoFU1月=1RAHIGHSPEEDPARALLELVCSELDⅢERARRAYINO18肛mCMOSPROCESSADissertationSubmittedtoSoutheastUniversityFortheAcademicDegreeofMasterofEngineeringBYZHANGXINSupervised8uoervlsedbvbVAssociateProfMiaoPeng

2、InstituteofRF一&OEICsSchoolofInformationScienceandEngineeringSoutheastUniversityJanuary2013摘要摘要半導體技術的迅速發(fā)展，使得芯片性能在過去的數十年中得到大幅提升，而伴隨著芯片性能的提升，如何同步提高芯片問的數據交換能力成為提高整體性能的關鍵所在。由于傳統(tǒng)的芯片間電互連存在帶寬受限、串擾嚴重、功耗過高等問題，不能滿足高速大容量通信系統(tǒng)數據傳輸的互連性

3、能需求。甚短距離光互連(VSR)具有帶寬高、功耗低、抗干擾等許多電互連不可比擬的優(yōu)點，有望解決高速芯片之間的通信性能瓶頸問題，目前已經成為國際上研究的熱點課題。由于垂直腔面發(fā)光激光器(VCSEL)具有成本低、體積小、功耗低、調制帶寬高等諸多優(yōu)點，在VSR系統(tǒng)中成為首選的光源。本論文的工作即設計及實現VSR系統(tǒng)中的關鍵電路一超高速并行VCSEL驅動器陣列。采用中芯國際(SMIC)01Blurt混合信號CMOS工藝，分別設計了4通道和12通

4、道電流型VCSEL驅動器和電壓型VCSEL驅動器陣列。超高速VCSEL電流驅動器由阻抗匹配電路、主放大級電路和驅動級電路三部分構成，考慮到并行陣列通道間距的限制，主放大級采用了低電阻負載的差分放大器級聯結構；為了加快輸出下降時間，驅動級采用了電容耦合電流放大器(C3A)技術。為有效隔離襯底噪聲和通道間的串擾，在版圖設計中采用了P隔離環(huán)、N阱隔離環(huán)與深N阱的隔離結構。單路VCSEL電流驅動器芯片面積為320mx4209m，在芯片測試表明，

5、在18V電源電壓下，芯片直流功耗約58mW，偏置電流O5~35mA可調，調制電流413mA可調，可工作在在lOGb／s。其中4路VCSEL電流驅動器陣列的芯片面積為12439mx6939ra，12路VCSEL電流驅動器陣列的芯片面積為3215pmx693pan，相鄰通路間距均為2509in。在芯片測試表明，每一通路在lOGb／s速率下輸出眼圖良好，最高可工作到12Gb／s。超高速VCSEL電壓驅動器也同樣由阻抗匹配電路、主放大級和驅動級

6、三部分電路構成，其中主放大級采用了與VCSEL電流驅動器相似的結構，驅動級則將電阻電容負反饋技術和C3A技術相結合。單通道芯片面積為475pmx425pm，設計功耗約146mW，在芯片測試表明，在18V電源電壓下，單通道VCSEL電壓驅動器在lOGb／s速率下輸出眼圖良好。在噪聲隔離方面，VCSEL電壓驅動器陣列采用與電流驅動器陣列相同的隔離結構設計。其中4路VCSEL電壓驅動器陣列的芯片面積為1375”mx6231am，12路的芯片面

7、積為3370pmx6239m，相鄰通路間距均為2501un，在芯片測試表明，每一通路在10Gb／s速率下仍滿足眼圖模板要求，最高可工作到12Gb／s。本論文中首先簡要介紹VSR技術和本課題相關背景，然后分別討論了單通道和多通道的超高速VCSEL電流驅動器及電壓驅動器設計，以及相應電路的版圖設計，最后詳細討論了各芯片的在芯片測試結果以及鍵合測試過程中需要考慮的一些問題。本論文為探索CMOS工藝下超高速VCSEL驅動器的設計提供了相關經驗，