基于FPGA的低延遲數(shù)據(jù)傳輸設(shè)計.pdf_第1頁
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文檔簡介

1、隨著萬兆以太網(wǎng)的出現(xiàn)，鏈路中海量的數(shù)據(jù)傳輸對金融交易系統(tǒng)產(chǎn)生了巨大壓力，傳統(tǒng)的基于軟件或以軟件為核心的硬件加速技術(shù)已經(jīng)不能滿足服務(wù)器低延遲傳輸?shù)男枨蟆Ｒ虼?，迫切需要找到一種能滿足數(shù)據(jù)實時傳輸?shù)慕鉀Q方案。經(jīng)查閱相關(guān)資料，采取既能滿足高效傳輸需求又能靈活配置的硬件加速平臺是解決問題的關(guān)鍵。
　　在方案設(shè)計時，本文以網(wǎng)卡接收網(wǎng)絡(luò)數(shù)據(jù)包到把數(shù)據(jù)存入到主機內(nèi)存中的過程作為設(shè)計的對象。采用一種簡化的設(shè)計方案，將傳輸過程中耗時較多的TCP/IP

2、協(xié)議棧和加解密運算從處理器的操作下釋放出來，用硬件平臺實現(xiàn)，以實現(xiàn)數(shù)據(jù)的低延遲傳輸。最后對方案進行測試，用實際測試結(jié)果驗證設(shè)計的合理性。
　　根據(jù)以上情況，本文提出了一種基于FPGA的低延遲傳輸方案，將TCP/IP協(xié)議棧處理和加密運算的過程在FPGA平臺上實現(xiàn)，并采用高速總線技術(shù)實現(xiàn)FPGA平臺和服務(wù)器之間數(shù)據(jù)的高速傳輸。其中，TCP/IP協(xié)議棧的處理由TCP/IP卸載引擎IP核實現(xiàn)，加解密過程采用DES模塊實現(xiàn)，高速總線采用PC

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