芯片外圍接口的靜電防護電路及版圖設計.pdf

1、物體表面過?；虿蛔愕撵o止電子，就是靜電，靜電是正負電荷失去平衡的結果。靜電放電是指的是由于直接接觸或電感應產生的電荷轉移。靜電放電現(xiàn)象產生的影響對大部分電子產品來說幾乎是致命的，對于微電子產品的影響更甚。靜電放電（ESD）產生的瞬間能量會損壞絕大部分的半導體器件和半導體集成電路，導致芯片癱瘓，為了保護芯片內部電路，我們有必要在芯片的外圍接口處設置靜電防護電路以旁路ESD電流。
　　本論文首先介紹了靜電放電的概念，靜電放電保護技術的

2、發(fā)展以及靜電放電對芯片的嚴重危害，在這個基礎上再詳盡的列出了靜電放電的幾種基本模型，ESD失效模式及失效機理，ESD防護電路的設計結構，ESD失效電壓測試原理機制，以及ESD版圖的一些注意事項工藝等內容，以這些資料作為理論基礎，再研究設計了一款靜電放電保護電路。
　　本論文的題目為芯片外圍接口的靜電防護電路及版圖設計?；贕GNMOS（柵地NMOS）管有一個橫向的寄生NPN管，這個橫向寄生的NPN管產生雪崩擊穿時能夠旁路掉靜電放電

3、產生的大電流，該靜電放電保護電路采用的GGNMOS結構的設計電路。本設計的主要設計內容為版圖設計。版圖設計是在cadence平臺設計的。一般的靜電防護電路有柵指和多邊形兩種結構，由于多邊形結構的版圖相對于柵指結構有能夠使靜電放電電流均勻的泄放等優(yōu)點，本電路的版圖設計采用的八邊形結構設計。使用的是silterra公司的0.18um的CMOS工藝。為了使ESD保護電路性能更為完善，應用了Saliside工藝。在最后用ESD測試機器KEYTE